一、為什么要控制阻抗

在這樣的速度下，電路板上的導(dǎo)線就不再是簡(jiǎn)單的“連線”，而變成了一種“傳輸線”。當(dāng)信號(hào)在電路板上傳輸時(shí)，如果沒有合適的阻抗匹配，就會(huì)發(fā)生反射、串?dāng)_和波形畸變。這些問題會(huì)直接影響信號(hào)完整性，導(dǎo)致通信錯(cuò)誤或設(shè)備不穩(wěn)定。

尤其在高速通信、雷達(dá)、射頻模塊、DDR存儲(chǔ)、HDMI、USB、SerDes等系統(tǒng)中，阻抗控制已經(jīng)不是選擇，而是必須。例如：

DDR3的數(shù)據(jù)線要求50Ω單端阻抗；
HDMI差分對(duì)要求100Ω；
USB 3.0對(duì)線要求90Ω ±10%。

如果不控制阻抗，這些總線就不能正常工作，甚至?xí)斐赏耆?。所以，在高速PCB設(shè)計(jì)中，阻抗控制是一項(xiàng)非常重要的工作。

二、阻抗控制的基本原理

1. 什么是阻抗

阻抗不是簡(jiǎn)單的電阻，而是電壓與電流在特定頻率下的比值。它包括電阻、電感、電容等的綜合作用。在直流電路中我們只關(guān)心電阻，但在高頻信號(hào)中，我們必須考慮阻抗。

當(dāng)信號(hào)從一個(gè)點(diǎn)發(fā)送到另一個(gè)點(diǎn)時(shí)，它在傳輸線上形成電壓波和電流波。如果導(dǎo)線的特性阻抗與信號(hào)源或接收端不一致，就會(huì)反射一部分能量。這會(huì)使信號(hào)在傳輸過(guò)程中產(chǎn)生多次疊加，從而導(dǎo)致波形畸變。

2. PCB傳輸線類型

在PCB中，常見的傳輸線類型有以下幾種：

微帶線：信號(hào)線在表層，下面是地層，中間是絕緣介質(zhì)。
帶狀線（帶狀微帶線）：信號(hào)線在內(nèi)層，夾在上下兩個(gè)平行的地層之間。
差分對(duì)線：兩根信號(hào)線成對(duì)走線，用于傳輸反向信號(hào)，提高抗干擾能力。

這些傳輸線的阻抗由導(dǎo)線寬度、介質(zhì)厚度、介電常數(shù)、銅厚等參數(shù)決定。

3. 典型阻抗公式（簡(jiǎn)化）

以下為簡(jiǎn)化計(jì)算：

微帶線單端阻抗：
Z ≈ 87 / √εr × ln(5.98h / (0.8w + t))
帶狀線單端阻抗：
Z ≈ 60 / √εr × ln(4h / (0.67π(w + t)))
差分阻抗：
Zd ≈ 2Z0 × [1 - 0.48e^(-0.96×s/h)]

其中：

εr 是介電常數(shù)
h 是介質(zhì)厚度
w 是走線寬度
t 是銅皮厚度
s 是差分線之間的間距

可見，阻抗控制不是簡(jiǎn)單畫線，而是涉及多個(gè)參數(shù)之間的配合。

三、常見的阻抗控制需求

不同的信號(hào)協(xié)議，對(duì)阻抗有不同要求。以下是一些常見標(biāo)準(zhǔn)：

協(xié)議	類型	要求阻抗
USB 2.0	差分	90Ω ±10%
USB 3.0	差分	90Ω ±10%
HDMI	差分	100Ω ±10%
LVDS	差分	100Ω ±10%
DDR3	單端/差分	50Ω / 100Ω
SATA	差分	100Ω ±10%
Ethernet	差分	100Ω ±15%

設(shè)計(jì)人員必須根據(jù)芯片手冊(cè)和協(xié)議規(guī)范，嚴(yán)格控制每條關(guān)鍵線的阻抗值。

四、實(shí)現(xiàn)阻抗控制的方法

1. 明確阻抗目標(biāo)

設(shè)計(jì)前必須與硬件工程師和芯片廠商確認(rèn)阻抗目標(biāo)。例如，F(xiàn)PGA的參考設(shè)計(jì)可能要求數(shù)據(jù)線為50Ω，差分對(duì)為100Ω。

必須明確：

走哪一層？
是單端還是差分？
是微帶還是帶狀線？
板厚是多少？
板材類型是什么？

這些都會(huì)影響后面的計(jì)算。

2. 使用阻抗計(jì)算工具

設(shè)計(jì)人員可以使用如下工具計(jì)算阻抗：

Polar SI9000
Mentor HyperLynx
Saturn PCB Toolkit（免費(fèi)）
Altium Designer的Stackup Manager
PCB廠商提供的阻抗計(jì)算器

這些工具會(huì)根據(jù)輸入?yún)?shù)，計(jì)算出對(duì)應(yīng)的線寬、間距。

例如，一個(gè)內(nèi)層信號(hào)層（h=0.18mm，εr=4.2），要實(shí)現(xiàn)50Ω帶狀線，線寬約需0.25mm。若為100Ω差分線，間距約0.20mm。

3. 設(shè)計(jì)時(shí)注意線寬、間距、層間距一致

控制阻抗最關(guān)鍵的是保持以下三點(diǎn)穩(wěn)定：

線寬不能變化；
差分對(duì)線間距固定；
層壓結(jié)構(gòu)中介質(zhì)厚度恒定。

如果布線中使用彎曲線，要用45°角或圓弧，避免尖角帶來(lái)阻抗變化。如果走線穿層，過(guò)孔的影響也要評(píng)估，有時(shí)需要加阻抗補(bǔ)償。

4. 與PCB廠協(xié)同

PCB廠的工藝能力直接影響阻抗控制的結(jié)果。設(shè)計(jì)時(shí)，必須將目標(biāo)阻抗和堆疊結(jié)構(gòu)發(fā)給PCB廠確認(rèn)，包括：

目標(biāo)阻抗值；
介質(zhì)厚度、公差；
銅厚；
板材型號(hào)；
每層函數(shù)定義。

PCB廠會(huì)根據(jù)實(shí)際工藝調(diào)整線寬、介質(zhì)厚度，以滿足阻抗目標(biāo)。如果廠商不具備阻抗控制能力，就不能保證質(zhì)量。

5. 加工中添加阻抗測(cè)試Coupon

為確保實(shí)際阻抗符合要求，設(shè)計(jì)中應(yīng)在邊緣添加阻抗測(cè)試結(jié)構(gòu)（Coupon）。廠商在生產(chǎn)后用TDR（時(shí)域反射）儀器測(cè)試，確保其在誤差范圍內(nèi)（一般±10%以內(nèi)）。否則產(chǎn)品不能交付。