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電源完整性：SSO噪聲抑制的PCB層疊設(shè)計(jì)秘訣

  • 2025-03-14 09:17:00
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在現(xiàn)代電子設(shè)計(jì)中，電源完整性（PI）是確保電路穩(wěn)定運(yùn)行的關(guān)鍵因素之一。特別是在高速數(shù)字電路中，同步開(kāi)關(guān)噪聲（SSO）成為影響電源完整性的主要問(wèn)題。本文將介紹一種針對(duì)SSO噪聲的層疊設(shè)計(jì)方法，幫助設(shè)計(jì)者有效降低SSO噪聲，提升電源完整性。

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電源完整性三重防護(hù)體系概述

電源完整性三重防護(hù)體系主要包括以下三個(gè)方面：
1、電源層與地平面的緊密耦合：通過(guò)將電源層直接相鄰地平面，形成天然的去耦電容，降低電源阻抗，減少噪聲。
2、合理的層疊設(shè)計(jì)：遵循20H原則處理電源層邊緣，優(yōu)化層疊結(jié)構(gòu)，避免平面諧振。
3、關(guān)鍵區(qū)域的特殊處理：在關(guān)鍵BGA封裝下方布置高密度平面縫合過(guò)孔，增強(qiáng)電流回流路徑，降低阻抗。

SSO噪聲抑制的層疊設(shè)計(jì)秘訣

1. 電源層與地平面的緊密耦合

在PCB設(shè)計(jì)中，將電源層直接相鄰地平面，并保持較小的間距（小于4mil），可以形成約30pF/cm2的天然去耦電容。這種緊密耦合的結(jié)構(gòu)有助于降低電源阻抗，減少SSO噪聲的產(chǎn)生。此外，電源層與地平面的緊密相鄰還可以為信號(hào)提供穩(wěn)定的參考平面，提高信號(hào)完整性。

2. 20H原則處理電源層邊緣

遵循20H原則處理電源層邊緣，即電源層的內(nèi)縮距離應(yīng)大于20倍層間距（典型值為80mil）。這一設(shè)計(jì)可以有效減少邊緣效應(yīng)，降低電磁干擾（EMI），同時(shí)避免電源層與地平面之間的寄生電容過(guò)大，從而減少噪聲的耦合。

3. 關(guān)鍵BGA封裝下方的平面縫合過(guò)孔

在關(guān)鍵BGA封裝下方布置0.1mm孔徑的平面縫合過(guò)孔，密度大于25個(gè)/cm2。這些過(guò)孔可以為電流提供低阻抗的回流路徑，減少電流環(huán)路面積，從而降低SSO噪聲。同時(shí)，高密度的過(guò)孔還可以增強(qiáng)電源層與地平面之間的耦合，進(jìn)一步提高電源完整性。

4. 電源分割區(qū)的"網(wǎng)格地"過(guò)渡結(jié)構(gòu)

在電源分割區(qū)采用"網(wǎng)格地"過(guò)渡結(jié)構(gòu)，避免平面諧振。網(wǎng)格地結(jié)構(gòu)可以有效地分散電流，減少諧振點(diǎn)的產(chǎn)生，從而降低噪聲。這種結(jié)構(gòu)還可以為不同電源區(qū)域提供良好的電氣連接，確保整個(gè)電源系統(tǒng)的穩(wěn)定性。

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實(shí)測(cè)數(shù)據(jù)與效果驗(yàn)證

某AI加速卡的實(shí)測(cè)數(shù)據(jù)顯示，采用上述設(shè)計(jì)方法后，PDN阻抗在100MHz-1GHz頻段降低了40%。這一顯著的效果驗(yàn)證了該層疊設(shè)計(jì)方法在抑制SSO噪聲方面的有效性。


通過(guò)電源完整性三重防護(hù)體系的構(gòu)建，結(jié)合SSO噪聲抑制的層疊設(shè)計(jì)秘訣，設(shè)計(jì)者可以在PCB設(shè)計(jì)中有效降低SSO噪聲，提升電源完整性。這些設(shè)計(jì)方法不僅適用于高速數(shù)字電路，還可以推廣到其他需要高電源穩(wěn)定性的電子系統(tǒng)中，為現(xiàn)代電子設(shè)備的可靠運(yùn)行提供保障。